USB3.0 (Device) IP Protocol & Link Layer Core Product Specification
发布时间：
2022-03-25
类型：
数据手册，规格书、Datasheet；PDF下载
品牌：
Design Gateway
型号：
XC6SLX45T-3FGG484; XC6VLX240T-1FF1156; XC7K325T-2FFG900; XC7Z045-2FFG900
资料平台
| 数据手册 - 英文 |
USB3.0（主机）IP协议和链路层核心产品规格
Rev 1.4E
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| 数据手册 - 英文 |
TOE1G-IP Core产品规格
Rev2.9
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UDP1G-IP核心产品规格
Rev1.2
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SDXC-IP核产品规格
Rev1.2
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SATA AHCI IP内核产品规格
Rev1.4
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FAT32 IP Core for SATA产品说明书
Rev1.1
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UDP10G-IP核心产品规格
Rev1.4
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AHClPCIeSSD IP核（APS-IP）
Rev1.3
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TOE10G-IP核
Rev1.14
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TOE10G-IP Core产品规格
Rev1.13
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Tengemac IP核产品规格
Rev1.1
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10G25GEMAC IP核产品规格
Rev1.3
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SATA主机IP核心产品规格
Rev1.4
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SATA HCTL IP核心产品规格
Rev1.5
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SATA IP传输与链路层核心产品规格
Rev2.4
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SATA IP传输与链路层核心产品规格
Rev2.3
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NVMe产品规格的FAT32 IP核
Rev1.1
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NVMe IP Core产品规格
Rev3.7
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ExFAT IP Core for SATA产品规格
Rev1.2
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USB3.0（主机）IP协议和链路层核心产品规格
Rev 1.4E
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| 技术文档 - 英文 |
适用于Altera的USB3.0设备IP
Ver1.1AE
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USB3.0（设备）IP协议和链路层核心产品规格
Rev 1.4E
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| 电路原理图 - 英文 |
AB09-FMCRAID FMC SATA RAID板原理图
Rev. 1.0
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| 技术文档 - 英文 |
UDP1G-LP简介（英特尔）
Ver1.01E
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| 技术文档 - 英文 |
UDP1G-IP简介（Xilinx）
Ver1.01E
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世强AI
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应用/方案
Xilinx的NVMe-IP简介
本资料介绍了Xilinx的NVMe-IP解决方案，旨在实现最新PCIe Gen4 NVMe SSD与FPGA之间的直接连接。资料涵盖了NVMe-IP的概述、优势、应用场景、产品线、性能特点、资源占用、接口设计、功能特性、开发环境以及可选产品exFAT-IP核心。NVMe-IP支持高速数据记录应用，具有高性能、紧凑尺寸、简单用户接口和丰富功能等特点。
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USB3.0 IP核
该资料介绍了一款Gigabit IP核心，适用于FAT32数据记录系统。该IP核心符合USB 3.0规范，提供链路层和协议层，支持物理层接口与TI的PHY芯片连接。资料中包含了Xilinx FPGA板上的存储类参考设计，可缩短开发时间并降低成本。此外，还提供了针对Xilinx FPGA板的USB 3.0设备IP核心，支持所有传输速率，并包含FAT32数据记录设计，无需驱动即可在Windows或Linux系统中识别为FAT32外部存储。
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USB3.0 IP核
该资料主要介绍了一款Gigabit IP核心，适用于FAT32数据记录系统。该IP核心符合USB 3.0规范，提供链路层和协议层，支持物理层接口与PHY芯片连接。资料中包含了针对Intel FPGA板的存储类参考设计，可缩短开发时间并降低成本。此外，还提供了针对不同FPGA型号的IP核心许可证和评估板，以及相关技术支持信息。
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2-3层网络测试仪全面解析：北京网测科技 Supernova 系列产品介绍与选型指南
2-3层网络测试仪（Layer 2/Layer 3 Network Tester），又称L2/L3网络测试仪，是专门用于测试网络设备数据链路层（第2层）和网络层（第3层）性能与功能的专业仪表。其核心能力涵盖以太网帧收发、IP报文打流、路由协议仿真、隧道封装测试等，是评估交换机、路由器、防火墙、负载均衡等网络设备转发性能的核心工具。
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Altera V系列/10系列手册上的SATA主机参考设计
本资料介绍了基于Altera V系列/10系列FPGA的SATA主机参考设计。设计实现了SATA通信协议的四个层次：应用层、传输层、链路层和物理层。资料详细描述了硬件架构，包括物理层、链路层和传输层的实现，以及软件描述，包括NiosII系统如何通过FIS（帧信息结构）与SATA设备通信。此外，还提供了软件实现的具体命令和必要的注意事项。
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TOE10G IP环回参考设计
本资料介绍了TOE10G IP环回测试参考设计，旨在测量DG TenGEMAC IP的数据延迟。设计包含两套TOE10G-IP、TenGEMAC IP和PCS/PMA IP，通过SFP+电缆连接形成环回测试系统。测试数据由PattGen生成，通过TOE10G IP和TenGEMAC IP处理后，通过SFP+电缆返回，由另一套接收并验证。使用四个定时器分别测量发送和接收路径的延迟时间，并通过JTAG UART显示结果。资料详细描述了硬件设计、模块功能、CPU固件流程和用户应用程序功能。
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AB13-USB3PCIe USB3.0-PCIe转换转接板说明书
本手册介绍了USB3.0-PCIe转换适配板（AB13-USB3PCIE）的特性和使用方法。该适配板将USB3.0 A型接口转换为PCIe插槽接口，连接USB3.0 SuperSpeed信号与FPGA评估板的PCIe收发器通道。适配板适用于评估DesignGateway提供的USB3.0-IP外部无PHY（SuperSpeed直接连接）版本。适配板具有8车道PCIe插槽和6个USB3.0 A型接口，提供6个USB3.0 SuperSpeed连接资源。适配板支持PCIe 8车道（4车道/1车道也适用）的FPGA评估板，将USB3.0 SuperSpeed信号转换为PCIe收发器信号，并提供Vbus电源和GPIO连接。
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AB02-交叉SATA交叉适配器手册
本资料介绍了SATA交叉转换适配器[AB02-CROSSOVER]的使用说明。该适配器用于在SATA主机接口和SATA设备接口之间进行转换，具有两个连接器，一个用于连接SATA电缆，另一个用于连接SATA接口。适配器内部交换了SATA的发送和接收通道，以实现主机和设备信号定义的转换。资料还提供了适配器的外观尺寸和免责声明，以及联系方式。
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AB17-M2FMC M.2-FMC转接板手册
本手册介绍了M.2-FMC适配板（AB17-M2FMC）的功能和特性。该适配板将8个FMC高速差分信号转换为两个4车道PCIe标准M.2接口，适用于搭载HPC FMC扩展接口的Intel或Xilinx FPGA评估板。适配板支持两个2280或更小尺寸的M.2 SSD，可通过FMC 12V电源或辅助ATX电源供电。此外，还提供了复位电路和低抖动时钟发生器，以及用于冷却的12V风扇电源连接。手册中还详细说明了跳线设置、电源和风扇配置等内容。
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AB18-PCIex16 PCIe 16通道适配板
本手册介绍了PCIe 16Lane交叉适配器板（AB18-PCIeX16）的功能和特性。该适配器板支持1/4/8/16 lane PCIe，可实现PCIe主机与设备之间的转换，适用于Intel或Xilinx的FPGA评估板。板载功能包括：支持通用FPGA评估板，接受PCIe 16/8/4/1 lane设备，提供低抖动参考时钟源，可配置的侧边信号，2.5V/3.3V电源供应，灵活的硬件复位功能，以及板载电源开关。
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AB08-USB3HSMC USB3.0-IPHSMC演示板手册
本手册介绍了USB3.0-IP HSMC演示板（AB08-USB3HSMC）的使用和功能。该演示板用于评估USB3.0-IP，包括设备IP和主机IP。它连接到Altera评估板，支持SuperSpeed（5Gbps）通信。演示板包含TUSB1310A PHY设备、USB3.0连接器和相关电源电路。手册详细说明了板的尺寸、引脚分配、连接器和电源配置，并提供了免责声明和修订历史。
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HSMC SATA演示板手册
本资料为HSMC SATA演示板（AB11-HSMCSATA）的用户手册。手册介绍了该演示板的功能、外观、连接方式以及注意事项。演示板作为HSMC中间板，通过HSMC高速串行接口提供SATA接口，用户可使用DesignGateway的SATA-IP进行评估。演示板可从12V电源提供5V电源给SATA设备，无需外部电源。手册还提供了连接FPGA板的方法、免责声明和修订历史等信息。
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带CPU演示的TOE1G IP的FPGA设置
本文档详细介绍了如何设置FPGA板和准备测试环境以运行TOE1G-IP演示。用户可以通过TOE1G-IP在1Gb以太网连接上设置两个测试环境来传输TCP数据。文档涵盖了使用FPGA和PC以及两个FPGA板进行测试环境设置的具体步骤，包括硬件连接、软件安装、配置文件下载和参数设置等。
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带CPU演示的TOE/UDP1G IP的FPGA设置
本文档详细介绍了如何设置FPGA板和准备测试环境以运行TOE1G-IP或UDP1G-IP演示。用户可以通过TOE1G-IP或UDP1G-IP在1Gb以太网连接上传输TCP数据或UDP数据，设置两种测试环境。文档涵盖了使用FPGA和PC以及两个FPGA板进行测试环境设置的具体步骤，包括硬件连接、软件安装、配置文件下载和初始化过程。
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带CPU演示的TOE/UDP1G IP的FPGA设置
本资料详细介绍了如何设置FPGA板和准备测试环境以运行TOE1G-IP或UDP1G-IP演示。用户可以通过TOE1G-IP或UDP1G-IP在1Gb以太网连接上传输TCP数据或UDP数据，设置两种测试环境。资料中提供了使用FPGA和PC以及使用两个FPGA的测试环境设置步骤，包括硬件连接、FPGA编程、NiosII命令壳设置等。
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带CPU演示的TOE25G-IP的FPGA设置
本文档详细介绍了如何设置FPGA板和准备测试环境以运行TOE25G-IP演示。用户可以通过TOE25G-IP在两个测试环境中传输TCP数据，一个环境使用一个FPGA板和带有25Gb以太网卡的测试PC，另一个环境使用两个FPGA板（可能不同型号）进行数据传输。文档涵盖了硬件准备、连接设置、软件安装和配置步骤，包括Vivado工具的使用、串行控制台配置以及初始化和运行TOE25G-IP演示的详细说明。
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带CPU演示的FPGA设置TOE25G-IP
本文档详细介绍了如何设置FPGA板和准备测试环境以运行TOE25G-IP演示。用户可以使用TOE25G-IP通过25Gb以太网连接设置两个测试环境来传输TCP数据。第一个环境使用一个FPGA板和带有25Gb以太网卡的测试PC进行数据传输，测试PC运行测试应用程序（如tcpdatatest或tcp_client_txrx_40G）。第二个环境使用两个FPGA板（可能不同型号），两个板都运行TOE25G-IP演示，并为数据传输分配不同的初始化模式（客户端或服务器）。文档还提供了详细的硬件和软件设置步骤，包括FPGA开发板、PC、以太网电缆、测试应用程序、QuartusII编程器和NiosII命令壳等。
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用于NVMe-IP 2通道RAID0演示的FPGA设置
本文档详细介绍了在FPGA开发板上运行NVMe-IP或NVMeG3-IP 2通道RAID0演示的FPGA和测试环境设置。内容包括使用AB17-M2FMC板和两块M.2 NVMe SSD作为RAID0操作，以及通过串行控制台进行测试操作的方法。文档涵盖了FPGA开发板、PC软件、硬件连接、配置文件编程和LED状态检查等步骤。
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用于NVMe-IP/NVMEG3-IP/NVMEG4-IP演示的FPGA设置
本文档详细介绍了在FPGA开发板上运行NVMe-IP、NVMeG3-IP或NVMeG4-IP演示的环境配置和FPGA设置。内容包括支持的FPGA开发板、所需的软件和硬件环境、NVMe SSD的连接、JTAG编程和串行控制台配置、FPGA编程和LED状态检查等步骤。文档还提供了不同型号FPGA开发板的连接图和设置说明。
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用于NVMe-IP/NVMEG3-IP演示的FPGA设置
本文档详细介绍了在FPGA开发板上运行NVMe-IP或NVMeG3-IP演示的环境和FPGA设置。内容包括支持的FPGA开发板、所需的软件和硬件环境、FPGA和PC之间的连接步骤、程序设置以及如何通过NiosII命令壳控制测试操作。文档还提供了不同FPGA开发板的连接图和LED状态说明。
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SDXC-IP内核介绍
SDXC-IP core是一款符合SD规范3.01版本的IP核，支持SDSC、SDHC和SDXC卡。它支持SDR12、SDR25和SDR50传输模式，并提供了Xilinx ML505/506评估板的演示比特文件。该核心具有自动SD时钟暂停、错误检查、4位SD数据传输模式等特点，并支持exFAT和FAT32文件系统。
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用于存储和网络解决方案的IP核心
该资料主要介绍了多种IP核心解决方案，包括存储和网络解决方案的IP核心，如NVMe Host Controller IP和Serial ATA Transport & Link Layer IP Core。此外，还介绍了TCP Offloading Engine IP Core、microSD Supported FPGA Configuration Module、IP Lock FPGA Security System等。资料详细描述了各IP核心的功能、性能、资源占用等信息，并提供了相关评估板和适配器板。
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NVMe IP核
该资料介绍了一种Gigabit IP核心，可直接连接PCIe SSD，无需外部内存。该IP核心支持PCIe Gen3，理论上限4GB/s，适用于需要超高速度性能且系统紧凑的应用。IP核心包含Intel FPGA板卡的参考设计，以缩短开发时间和降低成本。提供免费评估软件文件，可在购买前评估IP核心性能。此外，还介绍了该IP核心在Intel Arria 10 SX FPGA开发套件上的评估情况，并提供了性能和应用数据。
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NVMe IP核
该资料介绍了一种Gigabit IP核心，可直接连接PCIe SSD，无需外部内存。该IP核心支持PCIe Gen3，理论上限为4GB/s，适用于高速数据记录和独立数据分析。资料中提供了性能和应用数据，包括2ch RAID和SATA+4ch RAID的读写速度。此外，还介绍了不同型号的IP核心及其对应的FPGA板和评估套件。
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NVMe IP核
该资料介绍了一种Gigabit IP核心，可直接连接PCIe SSD，无需外部内存。该IP核心支持PCIe Gen3，理论上限为4GB/s，适用于需要超高速度性能且系统紧凑的应用。IP核心包括Intel FPGA板卡的参考设计，以缩短开发时间和降低成本。此外，还提供了针对Intel Arria 10 SX FPGA开发套件的评估，并支持2ch RAID。资料中还展示了性能和应用案例，包括高速数据记录等。
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