UltraScale Architecture Soft Error Mitigation Controller : LogiCORE IP Product Guide
发布时间：
2022-05-28
类型：
用户指南，使用手册、操作指南
品牌：
XILINX（赛灵思）
型号：
-
加工定制
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资料平台
| 数据手册 - 英文 |
LogiCORE IP软错误缓解控制器v3.1
REV.5.0
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LogiCORE IP软错误缓解控制器v1.3
REV.3.0
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LogiCORE IP软错误缓解控制器v2.1
REV.4.0
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LogiCORE IP软错误缓解控制器v1.2
REV.2.0
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LogiCORE IP软错误缓解控制器v1.1
REV.1.0
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| 数据手册 - 英文 |
Logicore IP 3GPP混合模式Turbo解码器Logicore IP产品简介
v2.0
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LogiCORE IP视频定标器v3.0
REV.3.0
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LogiCORE IP视频定标器v4.0
REV.4.0
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用于PCI-X的LogiCORE IP启动器/目标v5和v6
REV.11.0
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用于PCI的LogiCORE IP 32位启动器/目标v3和v4
REV.13.1
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用于PCI的LogiCORE IP 32位启动器/目标v3和v4
REV.13.3
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用于PCI的LogiCORE IP 32位启动器/目标v3和v4
REV.13.5
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用于PCI的LogiCORE IP 64位启动器/目标v3和v4
REV.14.2
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LogiCORE IP运动自适应降噪v1.1
REV.1.1
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LogiCORE IP彩色滤波器阵列插值v3.0
REV.3.0
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LogiCORE IP运动自适应降噪v2.0
REV.2.0
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LogiCORE IP视频屏幕显示v2.0
REV.2.0
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LogiCORE IP I/O模块（v1.00.a）产品规范DS866
v1.00.a
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LogiCORE IP视频屏幕显示v1.0
REV.1.0
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用于PCI Express的LogiCORE IP AXI EP桥（v1.01.a）
REV.1.2
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用于PCI Express®的LogiCORE IP Endpoint v3.7
REV.8.0
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LogiCORE IP Gamma校正v3.0
REV.3.0
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Ducore IP逻辑编译器v1.1
REV.1.1
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世强AI
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应用/方案
ICAP与SEM控制器的双重使用
本应用笔记介绍了如何在Xilinx Spartan-6和Virtex-6 FPGA中共享内部配置访问端口（ICAP），以供用户设计和软错误缓解（SEM）控制器使用。笔记详细说明了如何通过参考设计实现这一功能，包括如何控制ICAP的访问权限，以及在用户设计和SEM控制器之间切换控制。此外，还讨论了设计概述、实现细节、使用参考设计的方法以及一些限制和注意事项。
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应用MultiBoot和LogiCORE-IP软错误缓解控制器
本文详细介绍了如何在Xilinx的Spartan-6、Virtex-6和7系列FPGA中实现MultiBoot功能和LogiCORE IP软错误缓解（SEM）控制器。文章涵盖了MultiBoot功能的概述、ICAP共享协调、数据组织以及MultiBoot应用示例。此外，还提供了支持参考设计，用于在SP605、ML605和KC705评估套件上进行硬件评估。
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UltraScale体系结构软错误缓解控制器v3.1 LogiCORE IP产品指南
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使用优先化基本位的软错误缓解
本文介绍了如何使用Xilinx FPGA的软错误缓解技术，通过优先级过滤关键位来检测和纠正配置内存中的软错误。文章详细描述了使用ISE设计工具定义用户设计的层次区域，并识别与定义的用户逻辑相关的优先级关键位的方法。此外，还介绍了如何使用LogiCORE IP软错误缓解（SEM）控制器与优先级关键位一起检测和纠正Xilinx 7系列和Virtex-6 FPGA配置内存中的软错误，从而降低有效故障率（FIT）并提高设计可用性。
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应用说明：Zynq UltraScale+设备在Zynq UltraScale+设备中集成了LogiCORE SEM IP
本应用笔记介绍了如何使用Zynq UltraScale+ MPSoC与LogiCORE IP UltraScale+架构SEM控制器结合，以实现软错误缓解。参考设计展示了SEM控制器与处理系统（PS）的集成方式，适用于Xilinx ZCU102板，并可调整以适应不同设备和板。通过处理系统初始化和扫描可编程逻辑（PL）中的错误，以及使用Zynq MPSoC处理器的EMIO GPIO引脚控制SEM控制器时钟、内部配置访问端口（ICAP）仲裁接口和板LED，来检测和纠正配置内存软错误。此外，还提供了两个设计（Design 1和Design 2）的详细步骤，包括硬件连接、软件应用生成和工具流程验证。
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AXI验证IP：Logicore IP产品指南
本资料介绍了Xilinx的LogiCORE AXI Verification IP (VIP)核心，用于支持基于AXI协议的IP仿真。AXI VIP核心支持AXI3、AXI4和AXI4-Lite三种协议版本，提供系统Verilog源代码，包括类库和可综合的RTL。资料详细说明了AXI VIP的核心特性、应用场景、产品规格、设计指南、设计流程步骤、示例设计和测试平台等内容。
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LTE DL信道编码器v4.0 LogiCORE IP产品简介
该资料介绍了Xilinx LogiCORE IP LTE DL Channel Encoder核心，它为设计者提供了符合3GPP TS 36.212 v9.0.0标准的LTE下行信道编码模块。该核心支持多种信道类型，包括下行共享信道（DL-SCH）、寻呼信道（PCH）、多播信道（MCH）、广播信道（BCH）、控制格式指示（CFI）、HARQ指示（HI）和下行控制信息（DCI）。核心提供8、16和32位操作，并支持VHDL和Verilog结构C模型。资料还提供了核心的详细规格、支持设备、用户接口、设计文件、测试平台和软件驱动器等信息。
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SPI-DRY™临界点干燥机
SPI Supplies公司推出的SPI-DRY™临界点干燥器，专为准备用于扫描电子显微镜（SEM）检查的脆弱、湿润样品设计。该系列干燥器结构坚固，操作简便，具备手动控制加热、冷却和通风速率的功能。产品特点包括：厚实的黄铜墙壁、适用于乙醇或丙酮的EPDM密封件、安全爆破片以防止过压。系统规格包括压力范围0-2000 psi、温度范围0° C–50° C、两种尺寸可供选择，并配备观察窗口。系统包含主CPD单元、温度计和高压CO2传输软管。
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系统缓存：Logicore IP产品指南
本资料介绍了LogiCORE™ System Cache IP核心，该核心为AMBA®AXI4系统提供系统级缓存功能。主要特点包括支持CCIX®和CHI接口、地址转换缓存（ATC）、专用AXI4从端口、高度可配置的缓存等。资料详细阐述了System Cache的设计、配置、性能、资源使用以及与不同系统的集成方式。
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CORDIC V6.0：Logicore IP产品指南
本资料介绍了Xilinx LogiCORE IP核心的CORDIC v6.0版本，该核心实现了一种通用的坐标旋转数字计算机（CORDIC）算法。资料涵盖了CORDIC核心的概述、功能、性能、资源利用、设计流程、C模型、测试平台以及升级和调试信息。主要内容包括CORDIC算法的应用、架构配置、性能指标、资源占用、接口描述、设计流程步骤、C模型使用方法、测试平台搭建以及升级和调试指南。
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快速傅立叶变换：Logicore IP产品指南
本指南介绍了Xilinx LogiCORE IP Fast Fourier Transform (FFT)核心，该核心实现了Cooley-Tukey FFT算法，用于计算离散傅里叶变换（DFT）。核心支持正向和反向复数FFT，可配置的变换大小，支持多种数据精度和算术类型。指南详细介绍了核心的功能、资源利用、设计流程、C模型、测试平台以及调试和资源。
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分频器生成器V5.1：Logicore IP产品指南
本资料介绍了Xilinx LogiCORE IP Divider Generator核心，该核心用于创建基于Radix-2非恢复除法或高基数预缩放除法的整数除法电路。核心支持AXI4-Stream接口，提供整数除法，支持Radix-2、LUTMult和高基数实现算法，具有可选的操作数宽度、同步控制和可选的延迟。资料详细介绍了核心的功能、性能、设计流程、C模型和测试平台，并提供了升级、调试和资源利用等信息。
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MicroBlaze微控制器系统：Logicore IP产品指南
本资料介绍了Xilinx的LogiCORE IP MicroBlaze Micro Controller System (MCS)核心，这是一个高度集成的处理器系统，适用于控制器应用。MCS核心包含MicroBlaze处理器、本地内存和紧密耦合的I/O模块，实现了一系列标准外设。资料详细描述了MCS核心的功能、性能、资源利用、设计指南、设计流程步骤以及调试和软件开发等方面的信息。
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Logicore IP产品指南
本指南介绍了Xilinx LogiCORE IP eXtended Attachment Unit Interface (XAUI)核心，这是一个高性能、低引脚数的10 Gb/s接口，旨在允许在10千兆以太网系统中将数据链路层和物理层设备物理分离。XAUI核心实现了针对UltraScale+、UltraScale、Zynq-7000 SoC和7系列设备的单速全双工10 Gb/s以太网eXtended Attachment Unit Interface (XAUI)解决方案。指南涵盖了核心的功能、性能、资源利用、验证和设计流程步骤。
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【应用】光收发器LightVISION 10G VM助力基于SEM的缺陷审查系统，可传输高达120Gbps的数据
史密斯英特康公司推出的LightVISION 10G VM系列嵌入式收发器用于从SEM缺陷审查系统传感器向系统微控制器或计算机传输高达120Gbps的数据。此外，这些嵌入式收发器在电路板安装选项方面提供了最大的灵活性，并有助于电路板设计。
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MII到RMII v2.0：Logicore IP产品指南
本资料介绍了Xilinx LogiCORE IP MII to RMII v2.0的设计和实现，该IP核心用于在RMII合规的以太网物理媒体设备（PHY）和Xilinx 10/100 Mb/s以太网核心之间提供接口。资料涵盖了功能描述、产品规格、设计流程步骤、示例设计和测试平台等内容。该核心遵循RMII联盟的规范（版本1.0），支持多种Xilinx设备，并提供VHDL设计文件、示例设计和测试平台。资料还提供了关于定制、生成核心、约束核心、仿真、综合和实现等设计流程的详细步骤。
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H.264/H.265视频编解码单元v1.2解决方案：Logicore IP产品指南
本资料介绍了Xilinx LogiCORE IP H.264/H.265视频编解码单元（VCU）核心，适用于Zynq UltraScale+ MPSoC设备。VCU支持多标准视频编解码，包括HEVC和AVC标准，支持同时进行编码和解码，最高可达4K UHD分辨率。资料详细介绍了VCU的核心架构、设计流程、性能特点、资源利用以及应用软件开发等内容。
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块内存生成器：Logicore IP产品指南
本资料介绍了Xilinx LogiCORE IP Block Memory Generator (BMG)核心，该核心利用Xilinx FPGA中的嵌入式块RAM资源生成面积和性能优化的存储器。BMG核心支持原生和AXI4接口，适用于多种配置和应用程序。资料详细描述了BMG核心的功能、性能、设计流程、示例设计和测试平台，以及与AXI4接口相关的特性。
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累加器V12.0：Logicore IP产品指南
本指南介绍了Xilinx LogiCORE IP Accumulator核心，该核心提供基于LUT和单个DSP切片的累加器实现。Accumulator模块可以生成基于加法器、减法器和加法/减法器的累加器，支持有符号和无符号数据操作。该功能可以实现在单个DSP切片或LUT中（但目前不支持两者的混合）。两种实现都支持流水线。指南涵盖了核心的功能、应用、资源利用、性能、设计指南、设计流程步骤、示例设计和测试平台等内容。
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基于UltraScale架构的FPGA存储器IP：Logicore IP产品指南
本指南介绍了Xilinx UltraScale架构FPGA的内存IP核心，该核心支持DDR3、DDR4、LPDDR3、QDR II+、QDR-IV+和RLDRAM 3等内存接口。指南详细说明了如何使用、定制和模拟这些内存接口核心，包括核心架构、设计流程、示例设计和测试平台。此外，还提供了调试信息和资源。
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复数乘法器V6.0：Logicore IP产品指南
本资料为Xilinx LogiCORE IP Complex Multiplier v6.0产品指南，主要介绍了该IP核的功能、性能、设计流程和使用方法。Complex Multiplier v6.0是一款高性能、优化的复数乘法器IP核，支持AXI4-Stream接口，可应用于信号处理、快速傅里叶变换等DSP应用。资料详细阐述了IP核的性能指标、资源占用、硬件实现、设计流程、C模型以及测试平台等内容。
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基于SEM的高速缺陷审查系统案例研究
该资料主要介绍了LightVISION VM系列光收发器在高速半导体缺陷审查系统中的应用。资料强调了在半导体制造过程中，随着工艺节点不断缩小，对高分辨率和高帧率传感器的需求增加，同时需要可靠的数据链路以实现高速数据传输。LightVISION VM系列光收发器能够实现高达120 Gbps的数据传输速率，确保数据完整性，适用于恶劣环境，并具有低功耗等特点。此外，资料还提到了光收发器在工业4.0时代智能机器控制路径中的应用，以及其在提高缺陷捕获质量方面的优势。
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Zynq RFSoc DFE背景资料
本文介绍了Xilinx Zynq RFSoC DFE产品，该产品旨在应对5G网络部署中的挑战。文章首先概述了5G技术的发展历程和未来趋势，包括非独立组网（NSA）和独立组网（SA）两种模式。接着，分析了5G网络面临的挑战，如提高射频性能和复杂性、多样化的用例和不断发展的标准，以及市场颠覆。文章重点介绍了Zynq RFSoC DFE如何通过集成硬IP逻辑和可适应逻辑，在成本、功耗和性能方面满足5G网络的需求。最后，讨论了全ASIC策略在5G时代的挑战，并强调了Zynq RFSoC DFE在成本和适应性方面的优势。
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卷积编码器v9.0：Logicore IP产品指南
本资料介绍了Xilinx LogiCORE IP卷积编码器核心，用于数据传输前的编码，通常与维特比解码器配合使用。核心支持高速紧凑的卷积编码，具有打孔选项，可参数化约束长度、卷积码和打孔码，打孔率从2/3到12/23。资料详细说明了核心的功能、性能、资源利用、设计流程、测试平台以及升级和调试信息。
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10G以太网PCs/PMA 6.0版：Logicore IP产品指南
本资料为Xilinx的10G Ethernet PCS/PMA v6.0 LogiCORE IP产品指南，主要介绍了该IP核的功能、特性、设计流程和应用。该IP核支持10G以太网物理编码子层/物理介质附加层（PCS/PMA）功能，用于实现高速以太网系统。资料涵盖了IP核的概述、产品规格、设计指南、设计流程、详细示例设计、测试平台、升级、调试和资源等内容。
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Reed-Solomon编码器V9.0：Logicore IP产品指南
本资料介绍了Xilinx LogiCORE IP Reed-Solomon Encoder核心，用于前向纠错（FEC）应用，适用于通信系统和磁盘驱动等数据传输可能发生错误的环境。该核心支持多种Reed-Solomon编码标准，包括ITU-T J.83和CCSDS代码，可通过用户输入的参数自动配置。核心功能包括高效处理多个通道、全同步设计、支持连续输出数据、可变符号宽度和代码块长度等。资料详细描述了核心的功能、设计流程、测试平台以及升级和调试信息。
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《AXI中断控制器（INTC）v4.1 LogiCORE IP产品指南》
本资料介绍了AXI中断控制器（INTC）v4.1产品，该控制器用于接收来自外围设备的多个中断输入，并将其合并为系统处理器的单个中断输出。主要内容包括：功能概述、性能、资源利用率、端口描述、寄存器空间、设计流程步骤等。该控制器支持多达32个中断，可级联以提供额外的中断输入，并具有边缘敏感和电平敏感的中断模式。
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