Signal Integrity and Clock System Design AllAn lIu, ApplICAtIonS EngInEEr, IDt
发布时间：
2018-07-31
类型：
技术文档，技术说明、产品技术资料
品牌：
IDT（艾迪悌）
型号：
-
该应用笔记深入探讨了高速系统设计中信号完整性的重要性，重点聚焦于时钟网络设计。文章详细分析了串扰、信号上升/下降时间以及抖动等关键因素对系统性能的具体影响，并阐述了IDT公司通过其时钟管理产品解决这些问题的技术方案。文中不仅剖析了串扰的产生原理，还介绍了利用差分信号和可编程时钟管理器件来减少串扰的方法；同时，讨论了通过控制上升/下降时间及使用精密时钟发生器来提升信号完整性的策略，并强调了降低抖动对保障系统稳定性的作用。IDT在世强硬创平台上由世强先进（深圳）科技股份有限公司授权代理并提供技术支持及采购服务。基于该方案，用户可通过平台获取原厂授权的正品器件，相关产品支持单件起订、在线下单、样品申请、批量询价及库存充足。此外，平台提供专职FAE团队支持选型、设计验证及调试，覆盖从研发打样到量产的全生命周期采购需求，有助于缩短供应链响应周期，加速产品开发与上市。
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资料平台
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T1/E1/OC3双参考输入电信时钟发生器
Feberuary 20, 2009
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T1/E1/OC3双参考输入电信时钟发生器
2012-11-14
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信号完整性与时钟系统设计
2020/01/17
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Altera参考时钟
0615
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系统外围时钟源
REV J
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系统外围时钟源
REV H
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网络系统时钟
REV H
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飞思卡尔P10XX和P20XX系统时钟，带66.66M DDR时钟
REV Q
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英特尔PSG解决方案的参考时钟（以前叫Altera®）
REV B
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Freescale B4/T4处理器系统的系统时钟和DDR时钟
REVISION 1
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用于嵌入式AMD的ICS9EPRS488系统时钟™ 基于数据库的系统数据表
Revision A
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基于Freescale B4/T4系统的以太网和USB时钟发生器
REVISION 2
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用于Xilinx fpga的集成器件技术IDT基准时钟
REV A
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ICS950401 AMD-K8系列™ 系统时钟芯片数据表
11/01/04
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6P41505系统时钟发生器数据表
MAY 1, 2019
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6P41505系统时钟发生器数据表
MAY 1, 2019
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Xilinx fpga的IDT基准时钟
REVA
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用于基于ATI RS480 K8的系统的ICS951412B系统时钟芯片产品介绍
06/12/06
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具有可选DDR频率的自由刻度P10XX和P20XX系统时钟
Rev.C
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ICS9148-18 Pentium/Pro™ System Clock Chip
Rev. C
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集成器件技术Altera基准时钟
2018/02/17
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用于ATI RS/RD690-K8的ICS951462可编程系统时钟芯片™ 基础系统数据表
Rev. J
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飞思卡尔B4/T4处理器系统的系统和DDR时钟数据表840NT4
REVISION 1
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飞思卡尔B4/T4处理器系统840NT4系统和DDR时钟数据表
REVISION 1
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用于基于ATI RS400 P4TM的系统的ICS951411系统时钟芯片产品介绍
03/07/05
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MK2704锁相环音频时钟合成器数据表
REV E
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Broadcom交换机/PHY同步以太网时钟基准设计
2018/02/17
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FREESCALE P10XX AND P20XX SYSTEM CLOCKW/66.66M DDR CLOCK
REV.Q
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技术论坛
如果5T982x/5T989x的参考时钟被移除会发生什么?
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IDT高性能可编程时钟发生器5P35021支持外部晶体输入或者参考时钟输入，那么对参考晶体有什么特别要求吗？
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最近在做车载信息娱乐系统，主控用的是瑞萨得r-car系列，现在再找给整个系统提供时钟频率的时钟芯片，请推荐谢谢。
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世强AI
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应用/方案
使用VersaClock®6作为Xilinx®7系列FPGA的参考时钟
本文档介绍了如何使用VersaClock 6作为Xilinx 7系列FPGA的参考时钟。详细分析了VersaClock 6在满足Xilinx 7系列FPGA严格相位噪声要求方面的性能，包括QPLL和CPLL的相位噪声要求。表格展示了VersaClock 6在不同频率下的相位噪声性能，并提供了与Xilinx FPGA参考时钟输入的兼容性信息。此外，还讨论了使用CLKIN差分输入引入参考时钟的方法，并提供了相位噪声图和配置示例。
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PCI Express参考时钟要求AN-843应用说明
本文档概述了PCI Express (PCIe) 1、2和3代的参考时钟要求。PCIe是一种串行总线，旨在提高数据吞吐量并减少PC的I/O引脚数量。文档详细介绍了PCIe参考时钟的抖动要求、参考时钟架构、时钟恢复功能以及PCIe的频谱扩展时钟技术。此外，还讨论了不同PCIe代际的参考时钟模型参数和滤波函数，以及如何评估参考时钟的合规性。
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使用VersaClock®6作为Xilinx®7系列FPGA AN-905应用说明的参考时钟
本文档详细介绍了如何使用VersaClock 6作为Xilinx 7系列FPGA的参考时钟。重点讨论了相位噪声要求，包括QPLL和CPLL的相位噪声性能，以及如何满足Xilinx 7系列FPGA的相位噪声标准。文档还提供了VersaClock 6的性能数据，包括不同频率下的相位噪声水平，并提供了与Xilinx FPGA参考时钟输入的兼容性信息。此外，还讨论了使用LVDS逻辑驱动Xilinx 7系列输入的最佳实践。
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PCI Express参考时钟要求
本文档概述了PCI Express (PCIe) 1、2和3代的参考时钟要求。PCIe是一种串行总线架构，旨在提高数据吞吐量并减少PC的IO引脚数量。文档详细介绍了PCIe参考时钟的抖动要求、参考时钟架构、时钟恢复功能以及不同PCIe代际的抖动模型参数。此外，还讨论了PCIe中的展频时钟技术及其对参考时钟相位噪声的影响。
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【产品】可对输出时钟频率进行调制的系统时钟发生器6P41505，工业温度范围-40°~85°C
IDT（Renesas收购）推出的6P41505是一款系统时钟发生器，用于高性能消费者、网络、工业、计算以及数据通信应用。6P41505的频率是由单个参考时钟或晶体生成。 为了帮助减少电磁干扰（EMI），6P41505具备优秀的扩频调制性能。可以对输出时钟频率进行调制，以将能量分散到更宽的频率范围内，从而降低系统EMI。6P41505使用小数N分频实现扩频，以实现可控的调制速率和扩频幅度。
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【产品】针对Cavium Networks Octeon II处理器设计的基于PLL的时钟发生器8V41N012A
IDT（Renesas收购）推出的8V41N012A是专门针对Cavium Networks Octeon II处理器设计的基于PLL的时钟发生器。8V41N012A经过了优化，可生成处理器核心参考时钟、PCI-Express、sRIO、XAUI、SerDes参考时钟以及千兆位以太网MAC和PHY时钟。
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PCI Express参考时钟要求应用说明
本文档概述了PCI Express (PCIe) 1、2和3代的参考时钟要求。PCIe是一种从并行半双工PCI总线到双工串行总线的重大架构改进，旨在提高数据吞吐量并减少PC的总线IO引脚数量。文档详细介绍了PCIe参考时钟的架构、建模参数和需求，包括常见时钟、数据时钟和分离时钟三种架构。此外，还讨论了展频时钟技术、参考时钟的相位噪声性能要求以及不同PCIe代际的参考时钟抖动要求。
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Xilinx fpga的IDT基准时钟
IDT提供针对Xilinx FPGA和多处理器SoC应用的广泛时序产品，包括高性能PLL技术、时钟发生器、抖动衰减器、晶振和时钟缓冲器等。这些产品满足Xilinx可编程解决方案的严格时钟要求，并支持灵活的时序架构，简化时钟树设计和实现过程。产品类型包括时钟发生器、抖动衰减器时钟、晶振、时钟缓冲器和同步时序，适用于不同Xilinx技术代的产品系列。
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使用VersaClock®6作为Xilinx®7系列FPGA应用说明的参考时钟
本文档详细介绍了如何使用VersaClock 6作为Xilinx 7系列FPGA的参考时钟。重点讨论了相位噪声要求，包括QPLL和CPLL的相位噪声规格，以及VersaClock 6的实际性能。文档提供了表格，比较了VersaClock 6的相位噪声性能与Xilinx 7系列FPGA的要求。此外，还讨论了Xilinx FPGA参考时钟输入的电气特性，包括推荐的电路连接和LVDS逻辑的使用。最后，提供了相位噪声图和多个输出配置的示例。
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瑞萨电子推出支持Xilinx VCK190评估套件和瑞萨VERSALDEMO1Z电源参考板的电源和时钟解决方案
瑞萨电子宣布推出电源解决方案及其全资子公司IDT的时钟解决方案，可支持适用于Xilinx Versal 自适应计算加速平台（ACAP）的Xilinx VCK190评估套件和瑞萨VERSALDEMO1Z电源参考板。
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【产品】9输出3.3V PCIe扇出时钟缓冲器9DBL09x1，适用于PCIe Gen1-4时钟分配
IDT（Renesas收购）推出的9DBL0941/9DBL0951/9DBL09P1器件隶属于IDT 3.3V全功能PCIe时钟系列。该器件支持PCIe Gen1-4公共时钟（CC）和PCIe独立参考独立扩展（SRIS）系统。它集成输出终端可直接连接至85Ω或100Ω传输线。可使用用户定义的电源启动默认SMBus配置对9DBL09P1进行工厂编程。
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【应用】相位抖动低至400 fs的晶体振荡器助力汽车中心网关时钟系统设计
在汽车中心网关中，晶体振荡器可为设计人员提供可靠而经济的时钟解决方案，它可以精确地处理数字信号，保证设备正常运行。因此，选择一款频率范围宽、输出类型丰富和高精度的晶体振荡器尤为重要。据此，本文推荐IDT（Renesas收购）提供XL和XU系列晶体振荡器（XO）。XL和XU系列晶体振荡器产品是高性能，低抖动的可靠时钟源，以满足几乎各种应用需求。
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使用带有82P337xx/8xx/9xx应用说明的19.2MHz系统时钟
本文档为应用笔记AN-946，主要介绍了如何使用19.2MHz系统时钟于82P337xx/8xx/9xx系列系统时钟（OSCI）中。由于该系列原生不支持19.2MHz频率，文档详细描述了通过编程系统APLL来实现这一功能的步骤，包括硬件引脚设置、VCO配置以及EEPROM编程等。
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使用带有82P337xx/8xx/9xx应用说明的19.2MHz系统时钟
本文档为应用笔记，介绍了如何使用19.2MHz系统时钟于82P337xx/8xx/9xx系列系统时钟（OSCI）设备。由于该设备原生不支持19.2MHz频率，文档详细描述了通过编程系统APLL（锁相环）来实现这一功能的方法。包括设置XO_FREQ引脚、配置VCO（压控振荡器）以及通过EEPROM简化启动/复位过程等步骤。
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使用带有82P337xx/8xx/9xx应用说明的19.2MHz系统时钟
本应用笔记（AN-946）介绍了如何使用19.2MHz系统时钟于82P337xx/8xx/9xx系列系统时钟（OSCI）器件。由于该系列器件原生不支持19.2MHz频率，因此通过配置系统APLL，可以将系统时钟频率设置为19.44MHz，从而实现19.2MHz的系统时钟。文中详细描述了如何通过硬件引脚XO_FREQ[2:0]设置频率，以及如何通过寄存器配置VCO以支持新的系统时钟频率。此外，还提供了通过EEPROM编程这些设置的选项，以简化启动/复位过程。
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nCXO冗余的时钟矩阵
本文介绍了如何使用ClockMatrix的参考监控器和独立系统DPLL来实现nCXO（补偿型振荡器）冗余。文章讨论了nCXO冗余的必要性，以及如何通过ClockMatrix的SysDPLL架构实现nCXO冗余。文章还详细介绍了如何使用Per-Input Reference Monitors（REFMON）进行nCXO监控，包括失锁（LOS）、活动性和频率监控。此外，文章还讨论了nCXO错误检测和恢复的方法，以及如何通过ClockMatrix的快速频率锁定功能来最小化系统影响。
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【产品】晶振或差分输入的时钟扇出缓冲器8T39S08A，拥有两对差分参考时钟输入对
8T39S08A是IDT（Renesas收购）推出的一款高性能时钟扇出缓冲器。输入时钟可以从两个差分输入或一个晶振输入中选择，如果未选择晶振输入，则缓冲器内部振荡器电路将自动禁用。 晶体引脚可以由单端时钟驱动，所选信号分配到八个差分输出可以配置为LVPECL、LVDS和HCSL输出。 在此外，还提供了LVCMO输出，所有输出均可被禁用为高阻抗状态。
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【应用】可编程时钟发生器5L2503，可替代大型32.768kHz晶振助力基带单元（BBU）时钟系统实现小尺寸设计
可编程时钟发生器对于基带单元（BBU）尤为重要。其主要负责为基带单元（BBU）产生精准的时钟信号。为此，本文推荐IDT（瑞萨收购）推出的一款5L2503可编程时钟发生器，该款可编程时钟发生器非常适合用于需要小尺寸和长电池寿命的紧凑型便携式应用，满足基带单元（BBU）设计使用需求。
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【产品】采用100 MHz PCIe参考时钟的89HT0382P重定时器，可支持16个全通道
89HT0382P（T0832P）是IDT(Renesas收购）推出的一款信号重定时器/调理器，用于改善信号完整性，以提高系统性能和PCB长布线或电缆可靠性。它去除了消除码间串扰的输入信号中的随机和确定性抖动，并重新分配了输出抖动容限。两个通道段均完全支持新的PCIe 3.0均衡协议，包括阶段2和3。T0832P提供了32路差分、8Gbps PCIe Express® 3.0通道，最多可支持16个
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