Integrated Device Technology IDT Reference Clocks for Xilinx FPGAs
发布时间：
2018-07-31
类型：
技术文档，技术说明、产品技术资料
品牌：
IDT（艾迪悌）
型号：
-
该技术资料详细阐述了Integrated Device Technology (IDT)为Xilinx FPGA量身打造的参考时钟解决方案。内容深入分析了视频、通信、存储及广域网（WAN）等不同通信协议与接口的时钟需求，并针对不同系列的Xilinx FPGA，列出了适配的IDT时钟生成器与抖动衰减器产品，同时提供了详尽的技术参数与兼容性信息，旨在帮助工程师优化系统时钟设计。基于该方案，用户可通过世强硬创平台获取原厂授权的正品器件。IDT在世强硬创平台上由世强先进（深圳）科技股份有限公司授权代理并提供技术支持及采购服务。相关产品支持单件起订、在线下单、样品申请、批量询价及库存充足，覆盖从研发打样到量产的全生命周期采购需求。此外，平台配备专职FAE团队，为用户提供选型指导、设计验证及调试支持，有助于缩短供应链响应周期，加速产品开发与上市。
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资料平台
| 数据手册 - 英文 |
T1/E1/OC3双参考输入电信时钟发生器
Feberuary 20, 2009
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T1/E1/OC3双参考输入电信时钟发生器
2012-11-14
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英特尔PSG解决方案的参考时钟（以前叫Altera®）
REV B
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Altera参考时钟
0615
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基于Freescale B4/T4系统的以太网和USB时钟发生器
REVISION 2
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Xilinx fpga的IDT基准时钟
REVA
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MK2704锁相环音频时钟合成器数据表
REV E
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四PLL时钟合成器ICS348-22初步数据表
REV B
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870931I-01 LVCMOS时钟发生器数据表
Revision B
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MK2059-01基于VCXO的帧时钟频率转换器数据表
REV H
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870919I-01 LVCMOS时钟发生器数据表
REVISION C
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MK1726-08扩频时钟发生器数据表
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FemtoClock®晶体到LVDS时钟发生器ICS844201-45产品介绍
REVISION A
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FemtoClock®晶体到LVDS时钟发生器ICS844201I-45产品介绍
MAY 27, 2017
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集成器件技术Altera基准时钟
2018/02/17
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网络时钟合成器和零延迟缓冲器数据表ICS680-01
REV H
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低偏差，1至12 LVCMOS/LVTTL时钟倍增器/零延迟缓冲器
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845252 FemtoClock®晶体到CML时钟发生器数据表
Revision B
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信号完整性和时钟系统设计AllAn lIu，IDt应用工程师
2018/02/17
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FemtoClock®晶体到LVDS，LVCMOS 10输出时钟合成器
May 9, 2016
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8T49N240 Sub-200fs通用变频器
2018/02/17
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ICS844252-04 FemtoClock®晶体到LVDS时钟发生器数据表
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ICS281三重PLL现场程序。扩频时钟合成器数据表
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数据表三重PLL现场程序。扩频时钟合成器ICS280
REV F
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数据表三重PLL现场程序。扩频时钟合成器ICS290
REV G
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IDT5V19EE603 EEPROM可编程VCXO时钟发生器数据表
REV:M
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HCSL/ LVCMOS Clock Generator
Revision.E
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技术论坛
如果5T982x/5T989x的参考时钟被移除会发生什么?
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IDT高性能可编程时钟发生器5P35021支持外部晶体输入或者参考时钟输入，那么对参考晶体有什么特别要求吗？
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对于IDT 5V9885，如果去除参考频率会怎样？
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有一个PCIE接口的蓝牙模组，以及一个USB3.0，有满足以上差分时钟需求的时钟芯片吗？
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IDT时钟如何otp，找了半天没有找到烧录，该如何设置？
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您好，IDT 5PB1104 时钟Buffer 车规级的是否有合适的国产替代，谢谢！
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您好，请问是否有IDT 35018D 可匹配的 国产化去抖时钟，由于服务器上，谢谢！
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世强AI
世强AI是专注硬创领域的专业垂类AI。基于世强硬创平台沉淀的全品类数据，覆盖 IC、元件、材料、电气、电机、仪器，超千万级 SKU。深度融合全行业原厂技术资料与供应链数据，不仅提供方案设计、器件选型、BOM优化等快速精准的研发支持，更能发起快速购买、样品申请、技术支持、批量询价等服务，贯穿硬件创新全链路，让研发更容易，让采购更便宜。
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应用/方案
Xilinx fpga的IDT基准时钟
IDT提供针对Xilinx FPGA和多处理器SoC应用的广泛时序产品，包括高性能PLL技术、时钟发生器、抖动衰减器、晶振和时钟缓冲器等。这些产品满足Xilinx可编程解决方案的严格时钟要求，并支持灵活的时序架构，简化时钟树设计和实现过程。产品类型包括时钟发生器、抖动衰减器时钟、晶振、时钟缓冲器和同步时序，适用于不同Xilinx技术代的产品系列。
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PCI Express参考时钟要求AN-843应用说明
本文档概述了PCI Express (PCIe) 1、2和3代的参考时钟要求。PCIe是一种串行总线，旨在提高数据吞吐量并减少PC的I/O引脚数量。文档详细介绍了PCIe参考时钟的抖动要求、参考时钟架构、时钟恢复功能以及PCIe的频谱扩展时钟技术。此外，还讨论了不同PCIe代际的参考时钟模型参数和滤波函数，以及如何评估参考时钟的合规性。
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使用VersaClock®6作为Xilinx®7系列FPGA的参考时钟
本文档介绍了如何使用VersaClock 6作为Xilinx 7系列FPGA的参考时钟。详细分析了VersaClock 6在满足Xilinx 7系列FPGA严格相位噪声要求方面的性能，包括QPLL和CPLL的相位噪声要求。表格展示了VersaClock 6在不同频率下的相位噪声性能，并提供了与Xilinx FPGA参考时钟输入的兼容性信息。此外，还讨论了使用CLKIN差分输入引入参考时钟的方法，并提供了相位噪声图和配置示例。
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PCI Express参考时钟要求
本文档概述了PCI Express (PCIe) 1、2和3代的参考时钟要求。PCIe是一种串行总线架构，旨在提高数据吞吐量并减少PC的IO引脚数量。文档详细介绍了PCIe参考时钟的抖动要求、参考时钟架构、时钟恢复功能以及不同PCIe代际的抖动模型参数。此外，还讨论了PCIe中的展频时钟技术及其对参考时钟相位噪声的影响。
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【产品】可对输出时钟频率进行调制的系统时钟发生器6P41505，工业温度范围-40°~85°C
IDT（Renesas收购）推出的6P41505是一款系统时钟发生器，用于高性能消费者、网络、工业、计算以及数据通信应用。6P41505的频率是由单个参考时钟或晶体生成。 为了帮助减少电磁干扰（EMI），6P41505具备优秀的扩频调制性能。可以对输出时钟频率进行调制，以将能量分散到更宽的频率范围内，从而降低系统EMI。6P41505使用小数N分频实现扩频，以实现可控的调制速率和扩频幅度。
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【经验】Renesas可编程时钟发生器5P49V60用LVPECL驱动XIN的参考设计
IDT（Renesas收购）推出的5P49V60是VersaClock®6E可编程时钟发生器系列产品。5P49V60的时钟输入有多种方式，支持晶体振荡器接口输入、单端CMOS时钟输入和差分时钟输入。本文介绍5P49V60用LVPECL驱动XIN参考设计。
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【产品】针对Cavium Networks Octeon II处理器设计的基于PLL的时钟发生器8V41N012A
IDT（Renesas收购）推出的8V41N012A是专门针对Cavium Networks Octeon II处理器设计的基于PLL的时钟发生器。8V41N012A经过了优化，可生成处理器核心参考时钟、PCI-Express、sRIO、XAUI、SerDes参考时钟以及千兆位以太网MAC和PHY时钟。
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PCI Express参考时钟要求应用说明
本文档概述了PCI Express (PCIe) 1、2和3代的参考时钟要求。PCIe是一种从并行半双工PCI总线到双工串行总线的重大架构改进，旨在提高数据吞吐量并减少PC的总线IO引脚数量。文档详细介绍了PCIe参考时钟的架构、建模参数和需求，包括常见时钟、数据时钟和分离时钟三种架构。此外，还讨论了展频时钟技术、参考时钟的相位噪声性能要求以及不同PCIe代际的参考时钟抖动要求。
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使用VersaClock®6作为Xilinx®7系列FPGA AN-905应用说明的参考时钟
本文档详细介绍了如何使用VersaClock 6作为Xilinx 7系列FPGA的参考时钟。重点讨论了相位噪声要求，包括QPLL和CPLL的相位噪声性能，以及如何满足Xilinx 7系列FPGA的相位噪声标准。文档还提供了VersaClock 6的性能数据，包括不同频率下的相位噪声水平，并提供了与Xilinx FPGA参考时钟输入的兼容性信息。此外，还讨论了使用LVDS逻辑驱动Xilinx 7系列输入的最佳实践。
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使用VersaClock®6作为Xilinx®7系列FPGA应用说明的参考时钟
本文档详细介绍了如何使用VersaClock 6作为Xilinx 7系列FPGA的参考时钟。重点讨论了相位噪声要求，包括QPLL和CPLL的相位噪声规格，以及VersaClock 6的实际性能。文档提供了表格，比较了VersaClock 6的相位噪声性能与Xilinx 7系列FPGA的要求。此外，还讨论了Xilinx FPGA参考时钟输入的电气特性，包括推荐的电路连接和LVDS逻辑的使用。最后，提供了相位噪声图和多个输出配置的示例。
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【产品】9输出3.3V PCIe扇出时钟缓冲器9DBL09x1，适用于PCIe Gen1-4时钟分配
IDT（Renesas收购）推出的9DBL0941/9DBL0951/9DBL09P1器件隶属于IDT 3.3V全功能PCIe时钟系列。该器件支持PCIe Gen1-4公共时钟（CC）和PCIe独立参考独立扩展（SRIS）系统。它集成输出终端可直接连接至85Ω或100Ω传输线。可使用用户定义的电源启动默认SMBus配置对9DBL09P1进行工厂编程。
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【经验】高性能时钟扇出缓冲器8T39204 3.3V差分时钟输入接口参考设计
IDT（被Renesas收购）推出了一些高性能时钟扇出缓冲器，以8T39204为例。 输入时钟可以从两个差分输入或一个晶体输入中选择。 如果未选择晶振输入，则内部振荡器电路将自动禁用。 晶体引脚可以由单端时钟驱动。 所选信号分配到四个差分输出，可以配置为LVPECL，LVDS或HSCL输出。 此外，还提供了LVCMOS输出。 本文分享几种针对常见的驱动器的3.3V差分时钟输入接口参考设计。
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【产品】可编程时钟发生器5P49V6901，可用于网络、工业、计算和数据通信等应用
IDT（Renesas收购）推出的5P49V6901是一款可编程时钟发生器，旨在用于高性能消费类，网络，工业，计算和数据通信应用。配置可以存储在片上一次性可编程（OTP）存储器中，也可以使用I2C接口进行更改。这是IDT的第五代可编程时钟技术（VersaClock®6）。频率由单个参考时钟生成，参考时钟可以来自两个冗余时钟输入之一。无故障手动切换功能允许在正常操作期间选择冗余时钟之一。
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【经验】高性能时钟扇出缓冲器8T39204晶振输入接口和上电斜坡序列设计参考
IDT（被Renesas收购）推出了一些高性能时钟扇出缓冲器，以8T39204为例。 输入时钟可以从两个差分输入或一个晶体输入中选择。 如果未选择晶振输入，则内部振荡器电路将自动禁用。 晶体引脚可以由单端时钟驱动。本次分享8T39204晶振输入接口和上电斜坡序列设计的参考和经验。
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【产品】晶振或差分输入的时钟扇出缓冲器8T39S08A，拥有两对差分参考时钟输入对
8T39S08A是IDT（Renesas收购）推出的一款高性能时钟扇出缓冲器。输入时钟可以从两个差分输入或一个晶振输入中选择，如果未选择晶振输入，则缓冲器内部振荡器电路将自动禁用。 晶体引脚可以由单端时钟驱动，所选信号分配到八个差分输出可以配置为LVPECL、LVDS和HCSL输出。 在此外，还提供了LVCMO输出，所有输出均可被禁用为高阻抗状态。
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IDT PCIe®Gen2交换机应用说明中的多端口扩频时钟支持
本资料为IDT应用笔记AN-715，主要介绍了IDT PCIe Gen2交换机中的时钟支持功能。内容包括时钟架构、端口时钟模式、系统时钟使用和配置等。资料详细阐述了全球参考时钟、本地端口参考时钟、时钟生成器、时钟模式选择等关键概念，并提供了多种系统时钟配置的示例。
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