GDQ2BFAA DDR4 SDRAM DATASHEET
●功能
■电源：VDD=VDDQ=1.2V（1.14V至1.26V）；VPP=2.5V（2.375V至2.75V）
■JEDEC标准封装：x16 96球FBGA
■阵列配置：8排（x16）2组4排
■8n位预取架构
■突发长度（BL）：8和4，突发斩波（BC）
■可编程CAS延迟（CL）
■可编程CAS写延迟（CWL）
■数据输入的内部生成Vref
■芯片端接（ODT）：支持标称、驻车和动态ODT
■差分时钟和数据选通输入（CK\u t，CK\u c；DQS\u t，DQS\u c）
■接口：1.2V伪开漏（POD）IO
■每DRAM可寻址性（PDA）
■数据总线反转（DBI）
■写入数据的数据掩码（DM）
■最大节能模式（MPSM）
■可编程部分阵列自刷新（PASR）
■通电异步复位
■预充电：每个突发访问的自动预充电选项
■工作环境温度：0°C≤TCase酶≤95°C
■支持自动刷新和自刷新模式
■平均刷新周期：
▲ -0°C时为7.8μs≤TCase酶≤85℃
▲-85°C时为3.9μs<TCase酶≤95°C
■细粒度刷新2x、4x模式，用于较小的tRFC
■可编程数据选通前置码
■支持命令地址（CA）奇偶校验
■支持写入循环冗余码（CRC）
■支持hPPR和sPPR
■支持连接测试模式（TEN）
■降档模式
■通过ZQ引脚校准输出驱动器（RZQ:240ohm±1%）
■符合JEDEC JESD-79-4标准
■符合RoHS
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GDQ2BFAA DDR4 SDRAM规格书 |
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数据手册,DATASHEET |
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详见资料 |
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FBGA |
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中文 英文 中英文 日文 |
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April 2021 |
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Rev1.0 |
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7.9 MB |
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