• 时钟发生器Si5341的IN端输入来自FPGA的差分时钟输出LVDS信号,输出差分类型是DIFF_SSTL15(Bank是1.5V供电),请问怎样设计匹配电路?

  • 时钟发生器Si5341的IN端输入来自FPGA的差分时钟输出LVDS信号,输出差分类型是DIFF_SSTL15(Bank是1.5V供电),官方RM文档没有标明该类型信号的匹配电路,请问怎样设计匹配电路?

  • 创建于2016-03-19

1个回答

  • 139*****302_世强 (1)

    DIFF_SSTL15差分信号输出I/O来自FPGA,FPGA的这个I/O口做了内部上拉,且有内部BUFFER,驱动能力较强,要实现匹配,SSTL与Si5341输入接口之间需要增加一个50欧姆电阻和0.1uF电容进行阻容耦合,输出电容在布线时建议靠近Si5341芯片。

    创建于2016-03-19
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