【技术大神】多通道测控装置中的超低抖动时钟分配应用

2018-04-10 世强

随着测试技术的发展,测试设备正向着大型化、模块化、总线化、分布式等方向发展。另一方面,被测单元复杂程度和规模日渐提高,传统的单台测控仪器已经很难满足大型测控系统的要求。如下图所示为一个典型的多通道测控系统,系统由前端的信号调理与开关,中间的多个总线测控仪器板卡构建的多通道测控系统,以及后端的总线测控机箱、PC机及笔记本电脑构成。如果系统中采用多台测控仪器和板卡,信号的同步性是一个需要解决的问题。在一些对测试结果要求精确的场合,使用多台测控仪器或多个测控板卡完成的测试信号流程必须严格同步,不能出现某些测试信号滞后其它测试信号的现象,需满足严格的同步要求。


图一:典型的多通道测控系统组成示意图

 

时钟分配和同步触发架构

由多台测控机箱组成的大型测控系统,指定一台机箱作为主测控机箱,其它机箱为从测控机箱。由主测控机箱为各从测控机箱提供同步信号和时钟信号,保证了各测控机箱内部电路工作的一致性和同步性。如图所示为多通道测控系统时钟分配和同步触发示意图。

图二:多通道测控系统时钟分配和同步触发示意图

 

而在每一台测控机箱内部,对主测控机箱提供的主测控时钟进行再分配,将主测控时钟分配至各个功能板卡,为每个功能板卡上的FPGA提供统一的时钟信号。每一台测控机箱有一个同步输入接口和四个时钟输入接口,除了能接收主测控机箱的主时钟外,还能接收其它三个外部时钟。这些输入时钟经过内部的时钟分配电路后进入每个功能板卡。如图所示为测控装置内部功能板卡时钟分配原理示意图。

图三:测控装置内部板卡时钟分配原理示意图

 

硬件设计及核心器件选型

传统的测控装置,各功能板卡内部一般采用自己的时钟和锁相环系统,不仅占用较大体积,各板卡时钟抖动和相位噪声性能不一致,板卡之间也很难同步。本方案采用的这种时钟分配技术架构则十分灵活。


每一台测控装置机箱内包括各功能板卡、同步处理电路、时钟分配同步器、内部高稳时钟、嵌入式控制器等部件。功能板卡包括数字IO板卡、AD模拟量采集板卡、DA模拟量输出板卡、RS485串口通讯板卡、LVDS图像板卡等,组成了一个完整的测控系统机箱。其中,同步处理电路将外部触发信号进行分配输出,产生同步信号输出给各个功能板卡。时钟分配同步器将四路外部时钟进行路由分配,可以将任意时钟切换输出至6个不同的功能板卡。还可以对频率进行倍频、分频等操作,输出功能板卡需要的各种频率。

图四:多通道测控装置时钟分配和同步组成原理


时钟分配核心部件采用Silicon Labs多通道时钟分配器芯片Si5345,该抖动衰减时钟倍频器芯片采用第四代DSPLL数字锁相环技术、多合成技术,可以产生支持范围内任意频率的抖动衰减时钟。广泛应用于对抖动性能有最高级别要求的场合。该芯片采用串行接口进行可编程设置,并且有非易失存储器,上电后能够自动启动已知的频率配置。芯片支持自由运行、同步运行、延迟运行等工作模式,提供自动和手动模式输入时钟切换。芯片内部集成了完整的环路滤波器,消除了因分离器件造成的噪声耦合风险。此外,抖动衰减带宽数字可编程,在应用级别范围内提供抖动性能最优化结果。如下图所示为Si5345多路时钟分配芯片内部原理。其核心部分为DSPLL双环路数字锁相环和MultiSynth多合成器。

图五:SI5345多路时钟分配芯片内部原理

 

主要性能特点:

•可根据输入时钟频率组合输出范围内的任意频率;

•超低抖动:90fs rms;

•输入频率范围:8kHz–750MHz(差分);

•输出频率范围:100Hz–1028MHz(差分);

•可编程衰减带宽:0.1Hz- 4KHz;

•锁定和修复有间隙的输入时钟;

•可选零延时功能模式;

•内部具有故障状态监视器。

 

DSPLL双环路数字锁相环技术

Silicon Labs发明了DSPLL数字锁相环技术专利,在高速电信应用领域简化了时钟倍频和抖动衰减电路。该技术在单芯片内集成了DSP数字信号处理电路和超低抖动压控振荡器,将逐步取代目前常用的PLL锁相环部件。Silicon Labs的第四代DSPLL专利技术将模拟技术和数字技术完美结合在一起。这种革新的架构集成了模拟低相位噪声压控振荡器(VCO)、数字PLL架构和最前沿的CMOS技术,比起传统PLL具有更高的集成度、更小的尺寸、更低的功耗和更强的性能。


DSPLL采用一个双环路PLL架构——内环和外环,实现一个低带宽抖动衰减锁相环。其内部组成和架构如下图所示。

图六:DSPLL双环路锁相环组成和架构

 

可编程环路带宽功能:DSPLL锁相环可根据输入时钟的相位噪声特点,对环路带宽进行编程,从而优化输出信号的相位噪声。如果输入时钟信号在中心频率偏移处具有相对低的相位噪声,可选择较高的DSPLL环路带宽;反之,如果输入时钟信号在中心频率偏移处具有相对高的相位噪声,可选择较低的DSPLL环路带宽。DSPLL锁相环这种可编程的环路带宽特性,使得工程师能够对抖动产生和抖动转移进行优化,根据输入信号的特点将输出信号相位噪声优化到最低。

 

图七:DSPLL锁相环具有的可编程相位噪声优化特性

 

时钟分配同步器差分接口电路

时钟输入接口电路采用差分输入接口,进行AC耦合,50欧姆阻抗匹配。时钟输出为差分输出接口,进行AC耦合。如下图所示为时钟输入接口电路和时钟输出接口电路。

图八:时钟输入接口电路图

 

图九:时钟输出接口电路图

 

结论

综上所述,在多通道测控装置中采用Silicon Labs多通道时钟分配器芯片Si5345构建的时钟分配电路,将来自主测控机箱或其它时钟源的外部时钟信号进行路由分配,将任意时钟切换输出至不同的功能板卡。还可以对频率进行倍频、分频等操作,输出功能板卡需要的各种频率。同步处理电路将外部触发信号进行分配输出,产生同步信号输出给各个功能板卡。在某装备测试应用实际验证中,由多台该测控装置组成了庞大的多通道测控系统,其测试信号流程很好地满足了同步性要求。

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