COMXpressGX/SX Stratix 10
Basic form factor, Type 7 standard
发布时间：
2018-03-06
类型：
技术文档，技术说明、产品技术资料
品牌：
Altera（阿尔特拉）
型号：
COMXpressGXS10L-2800BES; COMXpressGXS10L-2800T; COMXpressSXS10L-2800BES; COMXpressSXS10L-2800T; 1SG280LN3F43E2VGS1; 1SG280LN3F43E2VG; 1SX280LN3F43E2VGS1; 1SX280LN3F43E2VG
本数据手册详细介绍了基于COM Express Basic form factor规范的COMXpressGX/SX Stratix 10模块。该模块采用Intel Stratix 10技术，专为高性能计算和加速应用设计，具备强大的数据处理能力。在硬件规格方面，模块集成了32个PCI Express通道，并配备了56GB DDR4 ECC内存，显著提升了系统的数据吞吐量与运行稳定性。同时，该模块支持丰富的通信接口，包括以太网、SATA、USB等，能够满足多样化的工业互联需求。资料中还详细列出了模块的尺寸参数、遵循的标准及合规性信息，并提供了具体的订购指南，为用户的产品集成与选型提供了全面参考。基于该方案，Intel在世强硬创平台上由世强先进（深圳）科技股份有限公司授权代理并提供技术支持及采购服务。用户可通过平台获取原厂授权的正品器件，相关型号支持单件起订、在线下单、样品申请及批量询价，且库存充足。此外，平台提供专职FAE团队支持选型、设计验证及调试，覆盖从研发打样到量产的全生命周期采购需求，有助于缩短供应链响应周期，加速产品开发与上市。
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| 技术文档 - 英文 |
仅限Stratix®10 1SG280 ES设备的Pin信息
Version 2018.05.08
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| 封装信息/封装结构图 - 英文 |
仅限Stratix®10 1SG280 ES设备的Pin信息
Version 2017.07.14
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| 技术文档 - 英文 |
XpressGX/SX S10-FH200G全高配置PCIe网络处理FPGA板，采用200G以太网
v2.2
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| 数据手册 - 英文 |
MAX+PLUS II可编程逻辑开发系统和软件
ver.8
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| 数据手册 - 英文 |
BitBlaster串行下载电缆
Version 4.3
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| 数据手册 - 英文 |
旋风FPGA系列
ver. 1.2
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| 数据手册 - 英文 |
配置元素
ver.4
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| 数据手册 - 英文 |
英特尔®MAX 10 FPGA器件数据表
Version
2017.06.16
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| 开发环境(软件/固件) - 英文 |
Quartus II设备支持发行说明
version 6.0
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| 开发环境(软件/固件) - 英文 |
Quartus II软件设备支持发行说明
November 2009
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| 测试报告 - 英文 |
可靠性报告59 2015年上半年
2019/01/03
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| 开发环境(软件/固件) - 英文 |
Quartus II软件发行说明
Version 5.0
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| 开发环境(软件/固件) - 英文 |
Quartus II软件发行说明
April 2003
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| 数据手册 - 英文 |
R8051 8位微控制器大功能
March 2004
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| 数据手册 - 英文 |
APEX 20KC可编程逻辑器件
ver. 2.2
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技术论坛
有谁知道Altera的FPGA中，CONFIG_SEL配置引脚是用来干什么的，看手册没有看明白。具体电路怎么配置？
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应用/方案
1SX280LU2F50E2VG 25G以太网Intel Stratix 10 FPGA IP设计示例用户指南
本指南提供了关于Intel Stratix 10 FPGA的25G以太网IP设计示例的详细说明。内容包括设计示例的快速入门、目录结构、生成设计示例、模拟、编译和配置硬件以及测试。指南涵盖了单通道和多通道设计示例，并提供了功能描述、硬件和软件要求、设计组件和测试用例。
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1SG280LU3F50E2VGS1 Intel®Stratix®10时钟和PLL用户指南
本资料为Intel Stratix 10时钟和PLL用户指南，主要介绍了Intel Stratix 10器件的时钟网络和PLL架构及特性。内容包括时钟网络概述、时钟网络架构和特性、PLL架构和特性、时钟和PLL设计考虑因素、时钟和PLL实现指南等。资料详细阐述了时钟网络和PLL的架构、功能、设计考虑因素和实现方法，为用户提供了全面的技术指导。
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UG-01142 JESD204B IP核心用户指南
本指南详细介绍了Intel JESD204B IP Core的功能、配置和使用方法。该IP Core支持高速点对点串行接口，用于数字到模拟（DAC）或模拟到数字（ADC）转换器与FPGA设备之间的数据传输。指南涵盖了IP Core的快速参考、功能描述、配置指南、调试指南以及资源利用信息。主要内容包括：JESD204B IP Core的协议特性、设备支持、设计工具、典型应用、数据速率、运行时配置、通道绑定、性能和资源利用等。
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UG-01142 JESD204B IP核心用户指南
本指南详细介绍了Intel JESD204B IP Core的功能、配置和使用方法。该IP Core支持高速点对点串行接口，用于数字到模拟（DAC）或模拟到数字（ADC）转换器与FPGA设备之间的数据传输。指南涵盖了IP Core的快速参考、功能描述、配置指南、调试指南以及资源利用信息。主要内容包括JESD204B协议特性、数据路径模式、IP Core配置、性能和资源利用、设计入门步骤以及调试技巧。
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Stratix®10 1SX280设备版本2017.07.26的Pin信息
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DE10 Pro用户手册
本资料为Terasic DE10-Pro开发板的用户手册，详细介绍了该开发板的设计、功能和使用方法。手册涵盖了DE10-Pro的概述、硬件组件、系统构建、CFI-Flash编程、外设参考设计、内存参考设计、PCI Express参考设计以及附加信息等内容。DE10-Pro是一款基于Intel Stratix® 10 GX FPGA的高性能开发板，具备高速并行闪存、支持DDR4 SDRAM、QDR-IV和QDRII+内存配置等特性，适用于高速连接应用和网络应用开发。
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1SG280HU1F50E1VG英特尔Stratix 10 FPGAs应用程序接口规划说明
本文档介绍了使用Intel Quartus Prime Pro Edition Interface Planner进行Intel Stratix 10 FPGA接口规划的过程。通过Interface Planner，用户可以可视化地规划设备引脚布局，确保最终PCB制造前的引脚分配合法。文档以FPGA_TOP设计示例为案例，详细说明了如何使用Interface Planner进行接口规划，包括项目设置、初始化Interface Planner、更新规划、规划外围放置、报告放置数据、验证和导出规划约束以及应用规划约束等步骤。此外，文档还介绍了如何修改FPGA_TOP设计示例，包括修改VHDL泛型以激活系统中的IP，以及更改目标FPGA以满足资源或PCB要求。
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1SG280HU2F50E2VGS1英特尔Stratix 10设备超低延迟以太网10G参考设计应用说明
本资料介绍了适用于Intel Stratix 10器件的超低延迟10G以太网参考设计。该设计采用低延迟10G以太网MAC IP核和Stratix 10 H-tile收发器原生PHY，通过SFP+收发器模块实现。设计支持10GBASE-R PHY和IEEE 1588v2模式，可实现171.0纳秒的往返延迟，低于10GBASE-R以太网设计示例的246.5纳秒。资料详细描述了设计组件、时钟和复位方案、仿真和硬件测试过程。
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1SG280HU2F50E2VGS1 HDMI Intel®Stratix 10 FPGA IP设计示例用户指南
本指南提供了Intel Stratix 10 FPGA IP HDMI设计示例的快速入门和详细描述。内容包括设计示例的目录结构、生成设计、硬件和软件要求、设计组件、时钟方案、接口信号、设计RTL参数、硬件设置和仿真测试平台。指南还涵盖了设计限制和设计参数，以及如何编译和测试设计。
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Stratix®10 1SG280设备版本2017.07.26的Pin信息
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10AX115R4F40I3SG三速以太网Intel FPGA IP用户指南
本指南详细介绍了Intel FPGA Triple-Speed Ethernet IP核心，这是一个符合IEEE 802.3标准的可配置IP核心，包含10/100/1000 Mbps以太网MAC和可选的1000BASE-X/SGMII物理编码子层（PCS）以及嵌入式PMA。IP核心支持多种配置，包括单端口MAC、多端口MAC以及带有PCS和嵌入式PMA的MAC。指南涵盖了IP核心的功能、配置、接口信号、设计考虑因素、时序约束、测试平台、软件编程接口以及以太网帧格式等内容。
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MAX 10 FPGA器件概述
MAX 10 FPGA器件是业界首款单芯片非易失性可编程逻辑器件，集成了系统组件，具有自配置双映像、设计保护、集成ADC和Nios II微控制器IP。特点包括简单快速配置、灵活性和集成性、低功耗、20年使用寿命。器件支持多种设计工具，包括Quartus II、Qsys、DSP Builder和Nios II EDS。特性包括55 nm工艺技术、多种封装、核心体系结构、内部储存器模块、用户闪存、嵌入式硬核IP、ADC、闪存IP、时钟网络、内部振荡器、PLL、通用I/O、外部存储器接口和配置选项。
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Intel® Arria® 10器件概述
本资料概述了Intel® Arria® 10器件系列，包括其高性能、低功耗特点，适用于无线、有线、广播、计算和存储、医疗和军事等领域。Arria 10器件采用20 nm工艺，具备增强的核心架构、高带宽集成的收发器、改进的逻辑集成和硬核IP模块、集成ARM Cortex-A9 MPCore处理器的第二代硬核处理器系统（HPS）以及高级节能特性。资料详细介绍了器件系列、封装、自适应逻辑模块、精度可调DSP模块、嵌入式存储器模块、时钟网络和PLL时钟源、FPGA通用I/O、外部存储器接口、PCIe Gen1、Gen2和Gen3 Hard IP、增强型PCS Hard IP、低功耗串行收发器、具有硬核处理器系统的SoC、功耗管理、增量式编译等内容。
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收发器环回支持
本文档详细介绍了Altera Cyclone V系列FPGA的收发器环回支持功能。内容包括串行环回、并行环回、PIPE反向并行环回以及反向串行环回等调试模式，旨在验证发送器和接收器通道中物理编码子层(PCS)和物理介质附加子层(PMA)模块的正确运行。文档还提供了相关数据通路图和配置方法，以帮助用户进行调试和验证。
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Intel®Stratix®10 GX收发器信号完整性开发工具包用户指南
本指南详细介绍了Intel Stratix 10 GX Transceiver Signal Integrity Development Kit的使用，包括硬件和软件的安装与配置。指南涵盖了开发板的概述、组件说明、系统设置、电源管理、测试系统以及更新门户的使用。此外，还包括了安全注意事项、合规性和认证信息。该开发套件旨在评估17.4 Gbps至28.3 Gbps的收发器性能，并支持PCI Express、以太网等标准。
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1.首次设计师指南
本手册为Altera嵌入式开发工具的新用户提供了入门指南，介绍了设计流程、开发工具交互以及Nios II处理器设计流程与典型离散微控制器设计流程的区别。手册涵盖了FPGA硬件设计、SOPC Builder系统设计工具、Nios II软件设计、软件调试选项等内容，旨在帮助用户提高设计效率。
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编程时间比较：MAX 7000AE与XC9500XL设备技术简介
本技术简报比较了Altera MAX 7000AE和Xilinx XC9500XL器件的在线系统编程时间，并讨论了MAX 7000AE器件中可用的先进在线系统编程（ISP）功能。实验表明，MAX 7000AE器件在PC和在线测试器上的编程时间均显著短于XC9500XL器件。MAX 7000AE器件的编程时间比XC9500XL器件快，主要归因于更短的编程脉冲宽度和更少的地址数量。此外，MAX 7000AE器件还具备增强的ISP功能，如编程完成位和自动递增功能，进一步提高了编程效率。
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嵌入式外设IP用户指南
本资料为嵌入式外设IP用户指南，详细介绍了多种嵌入式外设IP的核心功能、配置参数、接口和编程模型。内容包括SDRAM控制器、三态SDRAM、Compact Flash核心、通用闪存接口控制器、EPCS串行闪存控制器、JTAG UART核心、UART核心、16550 UART、SPI核心、Optrex 16207 LCD控制器核心、PIO核心、Avalon-ST串行外设接口核心、PCI Lite核心、MDIO核心、片上FIFO内存核心、Avalon-ST多通道共享内存FIFO核心、SPI从/JTAG到Avalon主桥接核心、Avalon-ST字节到包和包到字节转换核心、Avalon包到事务转换核心等。资料还提供了软件编程模型、HAL系统库支持、软件文件和寄存器映射等信息。
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英特尔®；Quartus®；Prime Timing Analyzer食谱
本资料为Intel® Quartus® Prime Timing Analyzer的烹饪书，提供了设计场景、约束指南和建议。内容涵盖时钟和生成时钟的基本概念，包括非50/50占空比时钟、偏移时钟、基本时钟分频、PLL时钟、多频率分析、时钟复用、外部切换时钟、PLL时钟切换、I/O约束、三态输出、系统同步输入和输出、I/O时序要求（tSU、tH和tCO）、异常处理、错误路径以及杂项信息。资料旨在帮助用户熟悉Timing Analyzer和Synopsys*设计约束（SDC）的基本知识，以便正确应用这些指南。
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Intel®Enpirion®电源解决方案
本资料介绍了Intel Enpirion系列电源解决方案，包括多种功率SoC产品，适用于汽车级应用。资料详细列出了不同型号的功率SoC的尺寸、同步方式、频率、输出电压范围、输入电压范围、最大输出电流等参数，并介绍了低 dropout调节器、DC-DC调节器、高效率DDR内存终止器等产品。此外，还介绍了EM2120、EM2130、EM2140等系列数字DC-DC降压转换器，以及Enpirion PowerSoC的优势，如低噪声、快速瞬态响应、高功率密度、小尺寸、高效率、低组件数量、高可靠性等。
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英特尔®；FPGA OpenCL SDK™
该资料介绍了Intel FPGA SDK for OpenCL™，一款用于开发支持OpenCL编程语言的异构计算平台的软件开发工具包。它允许开发者利用FPGA的高效并行处理能力，通过OpenCL编写程序，实现CPU、GPU、DSP和FPGA等不同硬件平台的跨平台运行。SDK提供了优化的开发环境，支持代码重用和性能提升，并具有代码分析、性能优化等功能。
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5CGXFC7C7F23C8 Altera错误消息寄存器卸载器IP核心用户指南
本资料为Altera公司发布的《Altera Error Message Register Unloader IP Core用户指南》，主要介绍了Altera Error Message Register (EMR) Unloader IP核的功能、特性、支持设备、资源利用和性能等信息。该IP核用于读取和存储Altera设备中硬化的错误检测电路数据，支持Stratix V、Stratix IV、Arria 10、Arria V、Arria II GX、Arria II GZ和Cyclone V等设备。资料详细说明了IP核的安装、配置、参数设置、功能描述、信号定义、时序要求等内容。
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EP3C120F780C7N Cyclone III现场可编程门阵列开发工具包用户指南
本指南为Altera Cyclone III FPGA开发套件提供使用说明，包括开发板、硬件和软件开发工具、文档和附件。指南详细介绍了套件内容、开发板设置、软件安装、FPGA配置、设计教程和编程闪存设备等。用户可快速开始FPGA开发，进行原型设计和验证。
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NCO MegaCore功能用户指南
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Quartus II软件版本11.0设备支持
本资料介绍了Altera® Quartus®II软件版本11.0对各种器件的支持情况，包括全面支持、提前支持和初始信息支持的新设备。详细列出了支持的具体器件型号、内存和磁盘空间推荐配置、时序和功耗模型状态，以及设备支持的变化，包括变更通知、未修复的设备支持问题和已修复的设备支持问题。
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Reed Solomon II MegaCore功能用户指南13.0版
本资料为Altera公司Reed-Solomon II MegaCore Function的用户指南，介绍了该功能模块的特性和使用方法。该模块提供高速并行编码和解码功能，用于数据存储、检索和传输中的错误检测与纠正。主要内容包括：功能特性、设备支持、性能和资源利用率、安装和许可、功能描述、参数设置等。资料详细说明了模块的架构、接口、信号以及多通道编码字处理方式。
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Altera SDK for OpenCL最佳实践指南14.1.0版
本指南旨在帮助开发者利用Altera SDK for OpenCL优化OpenCL应用程序，以实现其在Altera FPGA上的高性能。内容涵盖FPGA概述、管道设计、单工作项内核与NDRange内核的比较、优化OpenCL内核设计实践、使用AOCL通道传输数据、优化循环、优化浮点运算、分配对齐内存、对齐结构体、避免指针别名、避免昂贵的函数、避免工作项ID相关的回跳、分析内核以识别性能瓶颈、优化单工作项内核性能、优化NDRange内核数据处理效率、优化内存访问效率、优化FPGA面积使用、编译考虑、板变体选择考虑、内存访问考虑、算术运算考虑和数据类型考虑等方面。
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用于PCIe解决方案的Arria 10 Avalon MM接口用户指南版本16.1
本指南详细介绍了Arria 10 FPGA中用于PCIe解决方案的Avalon-MM接口。内容包括PCIe协议栈的硬核实现、支持的不同配置和速率、接口特性、设计示例、调试功能和IP核架构。指南还涵盖了参数设置、物理布局、寄存器、中断处理、错误处理、吞吐量优化、可选功能和测试方法。
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Avalon内存映射接口的Arria 10 Hard IP for PCI Express用户指南
本指南详细介绍了如何使用Arria 10 FPGA的PCI Express硬核IP，包括其特性、配置、接口、参数设置、物理布局、架构、接口描述、寄存器说明、复位和时钟、事务层协议（TLP）细节、中断、吞吐量优化、错误处理、设计实现、可选功能和调试方法。指南涵盖了PCI Express协议栈的各个方面，旨在帮助用户快速有效地设计和实现PCI Express接口。
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Intel MAX 10 FPGA设计的10个步骤：入门指南
本资料为Intel MAX 10 FPGA设计入门指南，分为十个步骤。内容包括介绍MAX 10 FPGA的特点和应用，提供产品表格、开发板、文档资源，指导用户注册账户、下载设计软件，并提供教程、设计示例和技术支持。
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Stratix®10设备版本2017.07.26的外部存储器接口引脚信息
本资料详细介绍了Stratix® 10器件的外部存储器接口引脚信息，包括不同DDR3、DDR4、LPDDR3等存储器方案的引脚分配和功能描述。资料涵盖了CK、CKE、ODT、CS、CAS、RAS等关键信号线的具体引脚位置和功能，适用于系统设计工程师参考。
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最多10个FPGA设备架构
本文档详细介绍了MAX® 10 FPGA的架构，包括逻辑阵列块（LABs）、模拟数字转换器（ADC）、用户闪存（UFM）、嵌入式乘法器和内存块（M9K）、时钟和锁相环（PLL）、通用I/O、高速LVDS I/O、外部内存接口和配置闪存（CFM）。文档还涵盖了LAB结构、LAB互连、LAB控制信号、逻辑元素（LEs）、嵌入式内存、嵌入式乘法器、时钟和PLL、全局时钟网络、内部振荡器、PLL块和位置、通用I/O、高速LVDS I/O和外部内存接口等关键组件和功能。
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MAX II设备手册
本资料为ALTERA公司MAX II器件手册，主要内容包括MAX II器件的架构、功能描述、逻辑阵列块、逻辑元素、I/O结构、JTAG和系统内编程、热插拔和上电复位、直流和开关特性、参考和订购信息、PCB布局指南、用户闪存、系统内编程指南、实时ISP和ISP夹具、IEEE 1149.1边界扫描测试等。资料详细介绍了MAX II器件的技术规格、操作方法和应用指南，适用于电子工程师和开发人员。
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Nios II自定义指令用户指南
本指南详细介绍了Nios II处理器中的自定义指令，包括其硬件和软件接口。内容涵盖自定义指令的类型（组合、多周期、扩展、内部寄存文件和外部接口），以及如何通过Platform Designer和Nios II软件工具实现和调用这些指令。指南还提供了构建和使用自定义指令的示例，包括CRC校验和浮点运算。
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