DSP56007 Digital Signal Processor
● 数据表中的规范时间#83、#84和#87比规定时间少1倍T-C；例如。，
■ 规范#83在EMI快速（慢速）DRAM定时模式下分别测量8 x T-C（12 x T-C）而不是9 x Tc（13 x T-C）；
■ 规范#84在EMI快速（慢速）DRAM定时模式下分别测量4 x T-C-9（6 x T-C-9）而不是5 x T-C-9（7 x T-C-9）；和
■ 规格#87在EMI快速（慢速）DRAM定时模式下分别测量4 x T-C-15（6 x T-C-15）而不是5 x T-C-15（7 x T-C-15）。
● 解决方法：当DSP56007FJ66以全速（66 MHz）运行且EMI编程为“快速”DRAM定时模式（ECSR中的EDTM=0）时，60 ns DRAM设备中的刷新t-RAS定时要求未得到满足。在这种情况下，只有规格计时#84不符合要求。为确保连接至DSP56007FJ66的60 ns DRAM以66 MHz的频率运行并使用EMI快速定时模式访问DRAM，建议采用以下方法之一：
■ 如用户手册第3.4.1节所述，在不使用内部刷新计时器的情况下访问DRAM设备。如果数据传输速率很高，这种方法是可行的。
■ 如用户手册第3.4.2.2节所述，以突发方式刷新DRAM设备。该方法将实时音频处理窗口分为两部分。
■ 在第一部分期间，使用EMI快速定时模式（EDTM=0）完成DRAM数据传输而不刷新（EREF=0）。
■ 在第二部分期间，当EMI不进行数据传输时，使用EMI慢速定时模式（EDTM=1）启用刷新周期突发（EREF=1）。
● 标记为0F91R的芯片将无法通过串行主机接口（SHI）正确引导。使用OnCE端口或外部存储器接口（EMI）引导这些芯片。
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